Biblioteker skrevet i SystemVerilog

cheshire

En minimal Linux-kompatibel 64-bit RISC-V SoC bygget op omkring CVA6 (af pulp-platform).
  • 44
  • GNU General Public License v3.0

C128_MiSTer

  • 35

wd65c02

Gennemgå nøjagtig FPGA-implementering af forskellige 6502 CPU-varianter.
  • 23
  • GNU General Public License v3.0 only

verilog-ext

Verilog-udvidelser til Emacs.
  • 23
  • GNU General Public License v3.0 only

DDR4_controller

  • 22
  • Apache License 2.0

mil1553-spi

MIL-STD-1553 <->SPI bro.
  • 21
  • MIT

cortex-m0-soft-microcontroller

Blød mikrocontroller implementering af en ARM Cortex-M0.
  • 18
  • MIT

Tiny_But_Mighty_I2C_Master_Verilog

I2C Master Verilog modul.
  • 16
  • GNU General Public License v3.0 only

FPGA-Video-Processing

Videobehandling i realtid med Gaussian + Sobel-filtre rettet mod Artix-7 FPGA.
  • 15

dnn-engine

AXI-Stream Universal DNN Engine med Novel Dataflow, der muliggør 70,7 Gops/mm2 på TSMC 65nm GP til 8-bit VGG16.
  • 15

SVA-AXI4-FVIP

YosysHQ SVA AXI Egenskaber.
  • 14
  • ISC

libsv

Et open source, parametriseret SystemVerilog digital hardware IP-bibliotek.
  • 13
  • MIT

ndk-app-minimal

Minimal applikation baseret på Network Development Kit (NDK) til FPGA-kort.
  • 13
  • BSD 3-clause "New" or "Revised"

clic

RISC-V fast interrupt controller (ved pulp-platform).
  • 11
  • Apache License 2.0

rggen-sv-rtl

Fælles SystemVerilog RTL-moduler til RgGen.
  • 9
  • MIT

mips_cpu

Single Cycle 32 bit MIPS.
  • 9

hardcloud

FPGA som en OpenMP-aflastningsenhed..
  • 9
  • Apache License 2.0

risc-v-single-cycle

En enkelt cyklus Risc-V 32 bit CPU.
  • 8

rp32

RISC-V-processor med CPI=1 (hver enkelt instruktion udføres i en enkelt clock-cyklus).
  • 6
  • Apache License 2.0

simple10GbaseR

FPGA lav latency 10GBASE-R PCS.
  • 4
  • MIT

Arithmetic-Circuits

Dette lager indeholder forskellige moduler, som udfører aritmetiske operationer. (af GabbedT).
  • 2
  • MIT

v_fplib

Verilog FPU-bibliotek.
  • 1
  • GNU General Public License v3.0

picoMIPS

picoMIPS-processor udfører affin transformation.
  • 1
  • MIT

RV32-Apogeo

En RISC-V 32 bit, 7-trins, ude af drift, enkeltudgave spekulativ processor. Kernen implementerer B-, C- og M-udvidelserne. I og D caches er tilgængelige..
  • 1
  • MIT

risc-v_pipelined_cpu

RISC-V CPU med en 5-trins pipeline, skrevet i SystemVerilog.
  • 0

FPGAprojects

Verilog-koder til FPGA-projekter lavede jeg tilbage i 2019, inklusive 5-trins pipelinet MIPS CPU..
  • 0

TCB

Tætkoblet bus, lav kompleksitet, højtydende systembus..
  • 0
  • Apache License 2.0

basys3_fpga_sandbox

At lære det grundlæggende i Systemverilog, testbench og mere..
  • 0

osdr-q10

Orion ankerdesignfiler, firmware og FPGA-kode..
  • 0